--Archivo: reg_1bit.vhdl
--Fecha de creacion: 22/01/2011.
--Ultima fecha de modificacion: 04/02/2011.
--Diseñador: Miguel Peña.
--Diseño: Registro de 1 bit.
--Proposito: Almacenar un bit.

entity reg_1bit is
    Port ( CLK : in  std_logic;
           I_i : in  std_logic;
           O_o : out  std_logic);
end reg_1bit;

architecture behavioral of reg_1bit is

begin
	process (CLK,I_i)
		begin 
			if ((clk'event) and (CLK = '1')) then 
				O_o <= I_i;
			end if;
		
	end process;

end behavioral;
